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摩尔定律放缓,下一代芯片路在何方?

·2019-12-26 10:40·互联网
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博通公司 CTO Henry Samueli 早在 2013 年就表示过,15 年后摩尔定律就不管用了,称现有半导体工艺将在 5 nm 阶段达到极限。张汝京在 2014 年接受媒体采访时表示,摩尔定律极限是 14nm,但是随着相关厂商在封装技术与材料方面的优势,该极限可扩充至 7nm。

英伟达 CEO 黄仁勋在 CES 2019 上说,长期以来一直认为的 " 计算机处理能力将每两年翻一番 " 的摩尔定律,已经达到了它的发展极限。

一代巨擎 Risc 先驱 David Patterson 也表示摩尔定律真的死了,他说:“如果摩尔定律仍然有效,那我们现在就落后了 15 倍。我们正处于后摩尔定律时代(post-Moore’s Law era)。”

反方(摩尔定律还活着)

“毋庸置疑,摩尔定律依然有效且状况良好,它没有死掉、没有减缓、也没有带病。”在第 31 届 Hotchips 国际大会上,台积电研发负责人、技术研究副总经理黄汉森(Philip Wong)博士在其专题报告中说道。他甚至在自己的 PPT 中提及,到 2050 年,晶体管的特征尺寸将到达 0.1nm。

“摩尔定律已经死了?”英特尔说这是误导,它活得很好。

摩根大通说,ASML 有能力支撑工艺技术到 1.5 nm 节点,让摩尔定律续命至 2030 年。

激烈辩论的背后,什么是摩尔定律?

在解释什么是摩尔定律之前,要先解释一下晶体管。第一个晶体管是 1947 年由贝尔实验室制造出来的,如今晶体管泛指一切以半导体材料为基础的单一元件,包括各种半导体材料制成的二极管、三极管、场效应管、晶闸管等,晶体管作为一种可变电流开关,能够基于输入电压控制输出电流,且具有自控开合、速度快等特点。晶体管绝对可以算得上是现代 微处理器 的最核心组成,目前的微处理器中集成了数十亿个近乎完全相同的晶体管,因此,提高晶体管的性能和密度是提高微处理器工作性能的最直接方法。

而今天讲的摩尔定律诞生于 1965 年,是由英特尔(Intel)创始人之一戈登·摩尔(Gordon Moore)提出来的,它揭示了信息技术进步的速度。其内容为:当价格不变时, 集成电路 上可容纳的元器件的数目,约每隔 18-24 个月便会增加一倍,性能也将提升一倍。换言之,每一美元所能买到的电脑性能,将每隔 18-24 个月翻一倍以上。

有的小伙伴可能会提出疑问,大家通常在提到摩尔定律的时候都会关联到多少 nm,那么晶体管、摩尔定律和我们经常所说的多少 nm 又有什么关系?

其实,在早期晶体管的缩小都是类二维的,为了满足摩尔定律,人们会将晶体管的长宽各缩小到原来的 0.7,从而获得面积缩小近一半的目的(0.7*0.7≈0.5)。根据摩尔定律,制程节点以 0.7 倍(实际为根号 2 的倒数)递减逼近物理极限,从 1μm、0.8μm、0.5μm、0.35μm、0.25μm、0.18μm、0.13μm、90nm、65nm、45nm、32nm、22nm、16nm、10nm、7nm、5nm、3nm……,此外还增加定义了如 28nm、20nm、14nm 等半节点,这些都是根据传统的国际半导体技术路线图(ITRS)的规定,即制程节点代数以晶体管的半节距(half-pitch)或栅极长度(gate length)等特征尺寸(CD,critical dimension)来表示得出的结果。

但是节点的演变没有完全遵循既定的方向来发展,尤其是在 20/22nm 引入 FinFET 以后,最小金属间距的减小变得很慢,厂商为了凸显出自家的技术先进性,故意将半节距的定义模糊,从此各家的命名开始混乱起来。

下面是英特尔、台积电和格芯三家不同的定义细节:

从上图中,我们就能明白为什么大家所说的英特尔的 10nm 和台积电的 7nm 的技术属于几乎同等级别的了。而目前拉开这两家晶圆厂的差距是不良率问题,在 10nm、7nm 的关键节点上,英特尔被台积电完爆,挤牙膏式的“+”、“++”工艺进阶寒凉了不少粉丝的心,一个科技界的指路明灯变成了一个普通的赚钱机器。

摩尔定律的要求就是制造更小、更好的微处理器,但是事实证明这件事情变得越来越难。 简单的来说就是,芯片单位面积上可集成的与元件数量一定会达到极限,只是没有人可以告知我们,这个极限到底是多少,到底什么时候才会达到这个极限?

从技术的角度来看,随着硅片上线路密度的增加,其工艺复杂性和差错率就会呈指数形式增长,同时也大大增加了全面测试的难度。试想,如果芯片内连接晶体管的线宽达到 nm 级,相当于几个原子的大小,在这种情况下,材料的物理、化学性能都将会发生质的变化,致使采用现行工艺的半导体失去正常工作的能力,摩尔定律也就走到了尽头。

而放眼当下,最大的制约摩尔定律前行的应该就是光刻工艺的发展了。对于最先进的 EUV 技术来说,不仅光刻设备是瓶颈,材料甚至光罩上的 pellicle 也是瓶颈。

光刻设备的难点在于要提供一个精度与产率兼备的设备系统,不管是光学系统的精度还是运动结构都是难点。简单举例来说一个,一个镜片上有一个 2nm 的凹坑,拿来当放大镜一点毛病没有,用到 90nm 节点镜头可能也可接受,更高精度的呢?当然现有的 10nm 是依靠多重图形实现的,并不能一次光刻实现。但是多重图形方案也带来了两个问题,一个是一次光刻下的工程误差冗余要转嫁到多重图形方案中,所以光刻设备的控制精度实际要进一步提升;另一个是多重图案即使用 SADP 技术,也需要多次光刻实现,这就需要更多的光刻设备来维持一个代工厂的芯片周转率。精度要求高、需求量大,因此产能有限,这也从另一个角度回答了为什么英特尔 10nm 标识限量的原因(上述提到的是良率问题)。

从经济的角度来看,目前开发一款 7nm 芯片的成本是 3 亿美元,5nm 预测是 5 亿美元,而 3nm 很可能到 10 亿美元。而目前投资建设一个新 7nm 工厂是 150 亿美元,那么 5nm 工厂将需要投资 300 亿美元,3nm 则理论上是 600 亿美元。此外,作为工艺环节不可缺少的光刻机厂商,ASML 仅对 EUV 研发的投入了就达到了三十年+90 亿欧元之巨(听说也是向英特尔、台积电、三星等巨头筹资入股才完成的)。

无论是处在哪个环节上,估计都没有几家有这般雄厚的资金傍身,只能惊叹一句:好可怕的摩尔第二定律!

2019 摩尔定律进展如何?

越来越多的人对摩尔定律持否定或悲观的态度,甚至有人戏说:“约每两年,支持摩尔定律将死的人就会翻一倍”。 今天,与非网借着《记录 2019》系列专题的机会整理了一下 2019 年摩尔定律的进展情况(五大厂商),如下。

英特尔:14nm 依旧,10nm 量产

在制程工艺上,Intel 从 2015 年到 2019 上半年都一直在魔改 14nm 工艺;10nm 工艺说是在 2019 年 6 月份量产了,首发平台是 Ice Lake 处理器,6 月份出货,其他 10nm 工艺产品将到 2020 及 2021 年推出;而下一代 7nm 预计会在 2021 年量产,将首次采用 EUV 光刻工艺,相比 10nm 工艺晶体管密度翻倍,每瓦性能提升 20%,设计复杂度降低 4 倍。从 Intel 公布的 7nm 工艺的具体细节来看,晶体管密度翻倍没有什么意外,正常都应该是这样,不过每瓦性能提升 20%,这个数据要比预期更低,说明在 10nm 之后,Intel 的先进工艺在性能提升方面遇到瓶颈了。

信息源:英特尔

另据外媒报道,在今年的 IEEE 国际电子设备会议(IEDM)上,英特尔发布 2019 年到 2029 年未来十年制造工艺扩展路线图,从路线图上看,英特尔计划用 10 年的时间,将制造工艺由 10nm 升级至 1.4nm。期间每两年升级一次,每代会有+和++两个迭代版本,其中 10nm 稍有不同,其包含 10nm++和 10nm+++两个迭代版本。

台积电:7nm 量产,6nm 量产,5nm 良率达 50%,3nm 成功流片

台积电是全球 7nm 工艺的晶圆厂的最大赢家,其公司总裁魏哲家在 6 月份时表示,现在市面上所有用 7nm 工艺制造的芯片,全部都是台积电生产的。数据显示,截至 2019 年 6 月份,台积电 7nm 已经获得了 60 个 NTO(New Tape Out 的缩写,也就是新产品流片),预测在 2019 年这个数字也将会突破 100 个。

在 7nm 工艺之后,台积电今年还推出了 7nm+工艺,作为台积电首个使用 EUV 光刻技术的节点,台积电的 7nm+的逻辑密度是前一代工艺(7nm)的 1.2 倍,在良率方面的表现和 7nm 相比也不分伯仲。

在 7nm 和 7nm+工艺之后,台积电推出了 6nm 工艺,按照台积电的说法,这个工艺将会在未来相当长的一段时间内扮演重要的角色。

信息源:台积电

在 6nm 之后,台积电提到了专门为移动和 HPC 应用优化的 5nm 工艺,据最新消息称台积电的 5nm 工艺良率已经达到了 50%,比当初 7nm 工艺试产之前还要好,最快明年第一季度就能投入大规模量产。

在 5nm 之后,台积电也规划了一个性能增强版的 5nm+工艺。据介绍,这个工艺较之 5nm 将有 7%的速度提升,15%的功耗降低。

再往后,台积电就要进入深水区了,迎来晶体管结构大改的 3nm 工艺,据最新消息显示,台积电对 3nm 工艺的发展情况很满意。

在 3nm 工艺之后,台积电也在积极进军 2nm 节点,这个工艺目前来说还是在技术规划阶段,台积电给自己制定的目标是 2nm 工艺 2024 年量产。

三星:7nm 量产,6nm 量产,5nm 测试

三星在 10nm、7nm 及 5nm 节点的进度都会比台积电要晚一些,导致台积电几乎包揽了目前的 7nm 芯片订单,三星只抢到 IBM、NVIDIA 及高通部分订单。

信息源:Sumsung

根据路线图,三星工艺近期有 14nm 、10nm、7nm、3nm 三个重要节点,其中 14nm 会演化出 11nm,10nm 会演化出 8nm,7nm 则会演化出 6nm、5nm、4nm。

而每种工艺往往又会根据性能、功耗的不同而分为多个版本,比如 14nm 分成了 14LPE、14LPP、14LPC、14LPU,3nm 则分成 3GAE、3GAP,预计会采用全新的材料。

在工艺进度上,三星今年 4 月份已经在韩国华城的 S3 Line 工厂生产 7nm 芯片,今年 9 月宣布完成了 4nm 工艺的开发。

此外,三星在 9 月日本举行的“三星晶圆代工论坛”SFF 会议上表示,在 3nm 节点,三星将从 FinFET 晶体管转向 GAA 环绕栅极晶体管工艺,其中 3nm 工艺使用的是第一代 GAA 晶体管,官方称之为 3GAE 工艺,预计在 2020 年完成 3nm 工艺开发。会上,三星还公布了 3nm 工艺的具体指标,与现在的 7nm 工艺相比,3nm 工艺可将核心面积减少 45%,功耗降低 50%,性能提升 35%。

格芯:转战 FD-SOI

信息源:格芯

格芯作为全球第二大晶圆代工厂,在 2018 年没能逃脱亏损的命运,以致于母公司阿布扎比穆巴达拉投资基金都撑不住了,在去年 8 月份宣布停止烧钱的 7nm 及以下工艺研发,和卖掉一系列晶圆厂后,转战 FD-SOI,来满足高速增长的物联网市场。在第七届上海 FD-SOI 论坛上,格芯高级副总裁 Americo Lemos 表示,格芯已经拥 22 个应用平台,包括毫米波、存储和射频等。目前,格芯已经从 40、50 nm 工艺深入到 22 nm。在 2019 年,22FDX 工艺已经有 26 个产品 tape out,其中一半的客户来自于中国市场。

此外,格芯(GlobalFoundries)在 9 月宣布,采用 12nm FinFET 工艺,成功流片了基于 ARM 架构的高性能 3D 封装芯片。这意味着格芯亦投身于 3D 封装领域,将与英特尔、台积电等公司一道竞争异构计算时代的技术主动权。

中芯国际:14nm 量产

信息源:中芯国际

很长一段时间内,代表大陆自主技术水平的就是中芯国际、华虹半导体的 28nm 工艺,而近日中芯国际对外宣称其 14nm 制程工艺的芯片已经正式实现量产,并将于 2021 年正式出货。

此外,中芯国际于 2019 年从 ASML 购入了一台 EUV 光刻机,为研发 7nm 工艺做准备。虽然距离世界先进水平还有距离,但这也算是“ 中国芯 ”史上的一大突破吧。

续命:采用 3D 封装抢占异构技术制高点

当 1995 年,当大家唱衰晶体管 65nm 是瓶颈的时候,采用氧化硅的栅氧层厚度随着节点的进步降到了 2nm,但是采用 high k 材料后集成电路仍然在向更密集发展。

当大家都以为 1999 年就是那个极限的时候,胡正明成功研制出了 FinFet,它将半导体器件结构的维度从二维提升到了三维,提升了我们对晶体管通断性质的控制,也很好地解决了由于尺寸缩小而带来的漏电流过大的问题,使晶体管制程进化到如今的 7nm 工艺。

所以说没有人会知道真正的极限在哪里,如今再遇瓶颈,成本、单芯片体积、散热问题、测试、EDA 工具等等,唱衰不是没有道理。然而微电子研究中心 IMEC 笃信将在 2024 年实现 2.5nm 左右的工艺节点,此外,1nm 的目标也可以实现,到那时各厂市场部宣传的单位将是埃米而不是纳米。

信息源:知网

是什么给了“IMEC 派”勇气?

答案是互补场效应晶体管(CFET)和垂直纳米线 FET(VFET)。

CFET 是一种更复杂的全栅型器件,可以将一个 nFET 堆叠在 pFET 导线的顶部,或者将两个 nFET 堆叠在两个 pFET 导线的顶部,来缩小面积,从而获得更大的功率和更好的性能。

垂直纳米线 FET(VFET),顾名思义采用的是垂直地堆叠导线方式,即源极、栅极和漏极堆叠在一起,它是缩放 SRAM 的有效方式,但它不能缩小逻辑单元。

这些技术还都没有被推广开来,因此前途未卜,就目前而言,像台积电、英特尔等巨头纷纷选择了 3D 封装技术,来解燃眉之急。

台积电在 2018 年 4 月的美国加州圣塔克拉拉(Santa Clara)第二十四届年度技术研讨会上首都宣布创新的系统整合单芯片(SoIC)多芯片 3D 堆叠技术,是采用硅穿孔(TSV)技术,达到无凸起的键合结构,可以把很多不同性质的临近芯片整合在一起,直接透过微小的孔隙沟通多层的芯片,达成在相同的体积增加多倍以上的性能,从而持续维持摩尔定律的优势。

英特尔也在 2018 年 12 月首次推出全球第一款 3D 封装技术 Foveros,随后推出的 Lakefield 芯片算是一个验证。而在今年召开的 S EMI CON West 大会上,英特尔再次推出了一项新的封装技术 Co-EMIB,它能够让两个或多个 Foveros 元件互连,并且基本达到单芯片的性能水准。设计人员也能够利用 Co-EMIB 技术实现高带宽和低功耗的连接模拟器、内存和其他模块。

综上,3D 封装技术在异构计算时代,面对多种不同类型的芯片集成需求,是一种非常有效的解决方案。

写在最后

就如美国 CyberCash 公司的 CEO 丹?林启表示:“摩尔定律是关于人类创造力的定律,而不是物理学定律”。我们不能否认摩尔定律带动了半导体产业的白热化,它一方面可以倒逼技术的演进,但另一方面也极致地体现了资本家早有准备的利益最大化思想,因此摩尔定律称不上是真正意义上的定律,而只是谋取利益的一种手段。

基于以上理念,摩尔定律是否已死?其实已经没有实质意义,也许在未来 10 年内就会被其他所谓的“时代定律”所替代,但是这种创新的精神还是值得传扬的,你说呢?



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